Quartus设计并实现一个4选1多路数据选择器。分别使用case语句设计程序，要求必须EN=‘1’时才能进行选择。

在Quartus环境下设计一个4选1多路数据选择器，我们需要利用Verilog HDL语言来编写代码，因为它是Intel Quartus系列FPGA和ASIC设计工具的基础。以下是一个简单的Verilog描述：

module data_selector(
    input wire EN,      // enable signal
    input wire [3:0] sel, // selector inputs (0 to 3)
    input wire [7:0] din, // data inputs
    output reg [7:0] dout // selected data output
);

// 当EN = '1'时，数据选择发生
always @(*) begin
    if (EN == 1'b1) begin
        case(sel)
            4'b0: dout = din[0];   // select input 0
            4'b1: dout = din[1];   // select input 1
            4'b2: dout = din[2];   // select input 2
            4'b3: dout = din[3];   // select input 3
            default: dout = 8'b0;  // invalid selection, default to zero
        endcase
    end else
        dout = 8'b0;           // disable selection, default to zero
end

endmodule

在这个模块中，`sel`信号是四个输入线，代表选择了哪一路数据，`EN`信号用于控制是否进行选择。当EN为高电平（1）时，`dout`将显示由`sel`选择的数据；否则，它保持默认值0。