verilog 点灯testbench

你好！以下是一个简单的 Verilog 点灯测试平台（testbench）示例：

module LED (
    input wire clk,
    output wire led
);

reg [25:0] counter = 0;

always @(posedge clk) begin
    if (counter == 26'd25000000) begin
        counter <= 0;
        led <= ~led;
    end else begin
        counter <= counter + 1;
    end
end

endmodule

module LED_tb;

reg clk = 0;
wire led;

LED dut (
    .clk(clk),
    .led(led)
);

always #5 clk = ~clk;

initial begin
    $dumpfile("led_tb.vcd");
    $dumpvars(0, LED_tb);
    
    #100000 $finish;
end

endmodule

在这个例子中，`LED` 模块代表一个LED灯，它使用时钟 `clk` 作为输入，并通过输出引脚 `led` 控制灯的状态。模块内部使用一个计数器来控制灯的闪烁频率。

`LED_tb` 是测试平台模块，它生成一个时钟信号 `clk` 并将其连接到 `LED` 模块的时钟输入。它还实例化了一个 `LED` 模块的实例 `dut`。测试平台使用仿真时间来生成时钟信号，并在一段时间后结束仿真。

请注意，这只是一个简单的示例，你可以根据需要进行修改和扩展。