verilog写SR锁存器

module SR_latch(input S, input R, output Q, output Qn);
reg Q, Qn;

always @(S, R)
if(S && !R)
begin
Q <= 1'b1;
Qn <= 1'b0;
end
else if(!S && R)
begin
Q <= 1'b0;
Qn <= 1'b1;
end
else if(S && R)
begin
Q <= 1'bx;
Qn <= 1'bx;
end
else
begin
Q <= Q;
Qn <= Qn;
end
endmodule

相关问题

sr锁存器verilog代码

根据提供的引用内容，可以得知SR锁存器的Verilog代码如下：

module my_rs(reset,set,q, qbar);
input reset,set;
output q, qbar;
nor #(1) n1(q,reset ,qbar);
nor #(1) n2(qbar,set,q);
endmodule

其中，reset和set为输入端口，q和qbar为输出端口。通过两个nor门的逻辑运算实现SR锁存器的功能。

用Verilog写一个锁存器

以下是一个简单的 Verilog 代码实现 D 触发器锁存器：

module latch(
    input wire clk,
    input wire reset,
    input wire D,
    output reg Q
);

always @(posedge clk, posedge reset)
begin
    if(reset)
        Q <= 1'b0;
    else
        Q <= D;
end

endmodule

这个代码实现了一个带有异步复位功能的 D 触发器锁存器。当复位信号 reset 为高电平时，输出 Q 强制置零，否则，当时钟信号 clk 上升沿来临时，将输入信号 D 的值锁存到输出信号 Q 中。