边沿触发 D 触发器相对于电平D触发器有何优势

边沿触发D触发器相对于电平D触发器的优势在于，它可以在时钟信号的上升沿或下降沿发生状态变化，而不是在整个时钟周期内都处于稳定状态。这意味着边沿触发D触发器可以更快地响应输入信号的变化，并且可以更好地与其他时序逻辑电路配合使用，从而提高系统的性能和可靠性。此外，边沿触发D触发器还可以避免由于时钟抖动或噪声等因素引起的不稳定状态，从而提高系统的稳定性和抗干扰能力。

module edge_triggered_D_flip_flop(
    input D, // 数据输入
    input clk, // 时钟输入
    input rst, // 复位输入
    output reg Q // 数据输出
);

always @(posedge clk or negedge rst) begin
    if (rst == 0) begin
        Q <= 0;
    end else begin
        Q <= D;
    end
end

endmodule