请使用verilog写异步fifo

以下是一个简单的异步FIFO的Verilog代码示例：

module Async_FIFO (
    input clk,
    input rst_n,
    input wr_en,
    input rd_en,
    input [DATA_WIDTH-1:0] data_in,
    output reg [DATA_WIDTH-1:0] data_out,
    output reg empty,
    output reg full
);

parameter DEPTH = 8;
parameter DATA_WIDTH = 8;

reg [DATA_WIDTH-1:0] fifo [0:DEPTH-1];
reg [DEPTH-1:0] wr_ptr = 0;
reg [DEPTH-1:0] rd_ptr = 0;
reg [DEPTH-1:0] count = 0;

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        wr_ptr <= 0;
        rd_ptr <= 0;
        count <= 0;
        empty <= 1;
        full <= 0;
    end else begin
        if (wr_en && ~full) begin
            fifo[wr_ptr] <= data_in;
            wr_ptr <= wr_ptr + 1;
            count <= count + 1;
            empty <= 0;
            if (count == DEPTH) full <= 1;
        end
        if (rd_en && ~empty) begin
            data_out <= fifo[rd_ptr];
            rd_ptr <= rd_ptr + 1;
            count <= count - 1;
            full <= 0;
            if (count == 1) empty <= 1;
        end
    end
end

endmodule

这个异步FIFO有以下几个特点：

1. `DEPTH`和`DATA_WIDTH`是作为参数定义的。
2. 读和写指针都是使用二进制表示的，因此FIFO的容量必须是2的幂次方。
3. 当FIFO为空时，输出`empty`信号为1，当FIFO满时，输出`full`信号为1。
4. 当写入使FIFO满时，写入操作将被忽略。当读取使FIFO为空时，读取操作将被忽略。