我要verilog写的异步fifo代码

下面是一个简单的基于Verilog的异步FIFO代码，其中包含一个读指针和一个写指针。你可以根据自己的需求进行修改。

module async_fifo (
  input clk,          // 时钟输入
  input reset_n,      // 复位输入
  input write_en,     // 写使能信号
  input read_en,      // 读使能信号
  input [7:0] data_in,// 数据输入
  output [7:0] data_out // 数据输出
);

  // 定义FIFO深度
  parameter DEPTH = 16;

  // 定义写指针和读指针
  reg [4:0] wr_ptr;
  reg [4:0] rd_ptr;

  // 定义FIFO存储区
  reg [7:0] fifo [0:DEPTH-1];

  // 初始化指针
  initial begin
    wr_ptr = 0;
    rd_ptr = 0;
  end

  // 写指针递增
  always @(posedge clk or negedge reset_n) begin
    if (!reset_n) begin
      wr_ptr <= 0;
    end else begin
      if (write_en) begin
        if (wr_ptr == DEPTH-1) begin
          wr_ptr <= 0;
        end else begin
          wr_ptr <= wr_ptr + 1;
        end
      end
    end
  end

  // 读指针递增
  always @(posedge clk or negedge reset_n) begin
    if (!reset_n) begin
      rd_ptr <= 0;
    end else begin
      if (read_en) begin
        if (rd_ptr == DEPTH-1) begin
          rd_ptr <= 0;
        end else begin
          rd_ptr <= rd_ptr + 1;
        end
      end
    end
  end

  // 写数据
  always @(posedge clk or negedge reset_n) begin
    if (!reset_n) begin
      fifo[0] <= 8'h00;
    end else begin
      if (write_en) begin
        fifo[wr_ptr] <= data_in;
      end
    end
  end

  // 读数据
  always @(posedge clk or negedge reset_n) begin
    if (!reset_n) begin
      data_out <= 8'h00;
    end else begin
      if (read_en) begin
        data_out <= fifo[rd_ptr];
      end
    end
  end

endmodule

这个异步FIFO代码使用了 Verilog 的常见语法，包括时钟输入、复位输入、参数定义、寄存器定义、递增语句、写入和读取数据等。你可以根据需要进行修改和调整。