我要异步fifo代码！

好的，下面是一个简单的异步FIFO的Verilog代码，该FIFO具有4个数据位和2个控制位（写入和读取）：

module async_fifo(
    input clk,
    input rst,
    input wr_en,
    input rd_en,
    input [3:0] data_in,
    output [3:0] data_out,
    output full,
    output empty
);

reg [3:0] fifo[7:0];
reg wr_ptr = 3'b000;
reg rd_ptr = 3'b000;
reg full = 1'b0;
reg empty = 1'b1;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        wr_ptr <= 3'b000;
        rd_ptr <= 3'b000;
        full <= 1'b0;
        empty <= 1'b1;
    end else begin
        if (wr_en && !full) begin
            fifo[wr_ptr] <= data_in;
            wr_ptr <= wr_ptr + 1;
            if (wr_ptr == 3'b100) begin
                wr_ptr <= 3'b000;
            end
            if (wr_ptr == rd_ptr) begin
                full <= 1'b1;
            end
            empty <= 1'b0;
        end
        
        if (rd_en && !empty) begin
            data_out <= fifo[rd_ptr];
            rd_ptr <= rd_ptr + 1;
            if (rd_ptr == 3'b100) begin
                rd_ptr <= 3'b000;
            end
            if (rd_ptr == wr_ptr) begin
                empty <= 1'b1;
            end
            full <= 1'b0;
        end
    end
end

endmodule

以上代码实现了一个基本的异步FIFO，当写使能和读使能信号都被激活时，数据被写入和读取。 full 和 empty 信号分别用于指示 FIFO 是否已满或为空。

需要注意的是，此代码未包含同步逻辑，因此可能需要在外部添加同步器以确保正确的工作。