verilog 异步fifo代码

以下是一个简单的 Verilog 异步 FIFO 的代码实现：

module async_fifo (
  input clk,
  input resetn,
  input wr_en,
  input rd_en,
  input [7:0] data_in,
  output [7:0] data_out,
  output empty,
  output full
);

  parameter WIDTH = 8;
  parameter DEPTH = 16;

  reg [WIDTH-1:0] mem [0:DEPTH-1];
  reg [4:0] wr_ptr;
  reg [4:0] rd_ptr;
  reg [4:0] count;

  assign empty = (count == 0);
  assign full = (count == DEPTH);

  always @(posedge clk or negedge resetn) begin
    if (~resetn) begin
      wr_ptr <= 0;
      rd_ptr <= 0;
      count <= 0;
    end else begin
      if (wr_en && ~full) begin
        mem[wr_ptr] <= data_in;
        wr_ptr <= wr_ptr + 1;
        count <= count + 1;
      end

      if (rd_en && ~empty) begin
        data_out <= mem[rd_ptr];
        rd_ptr <= rd_ptr + 1;
        count <= count - 1;
      end
    end
  end

endmodule

该异步 FIFO 模型具有一个 8 位数据宽度和 16 个深度。它包含了一个简单的单端口 RAM，以及一个写指针和读指针，和一个计数器来跟踪 FIFO 中的数据量。在时钟上升沿或复位下降沿时，它会更新 RAM 中的数据，并在写入和读取数据时更新指针和计数器。empty 和 full 信号用于指示 FIFO 是否为空或已满。