帮我 写一个异步fifo的verilog代码

以下是一个简单的异步 FIFO 的 Verilog 代码示例，它具有一个读取指针和一个写入指针，可以在数据输入和输出之间缓存数据。

module async_fifo (
  input clk,
  input reset,
  input wr_en,
  input rd_en,
  input [7:0] data_in,
  output reg [7:0] data_out
);

parameter WIDTH = 8;
parameter DEPTH = 16;

reg [WIDTH-1:0] memory [0:DEPTH-1];
reg [WIDTH-1:0] data_out_reg;
reg [4:0] wr_ptr;
reg [4:0] rd_ptr;
reg [4:0] count;

always @(posedge clk) begin
    if (reset) begin
        count <= 0;
        wr_ptr <= 0;
        rd_ptr <= 0;
        data_out_reg <= 0;
    end else begin
        if (wr_en && count < DEPTH) begin
            memory[wr_ptr] <= data_in;
            wr_ptr <= wr_ptr + 1;
            count <= count + 1;
        end
        if (rd_en && count > 0) begin
            data_out_reg <= memory[rd_ptr];
            rd_ptr <= rd_ptr + 1;
            count <= count - 1;
        end
    end
end

assign data_out = data_out_reg;

endmodule

该模块包括四个输入端口：时钟 `clk`，复位信号 `reset`，写入使能信号 `wr_en` 和读取使能信号 `rd_en`，以及两个数据端口：数据输入 `data_in` 和数据输出 `data_out`。

该 FIFO 的深度和数据宽度均为参数化，可以通过调整 `DEPTH` 和 `WIDTH` 的值来改变它们。

在时钟上升沿的时候，如果复位信号为高电平，则清空 FIFO 中的数据，否则根据写入和读取使能信号的状态来执行相应的操作。

当写入使能信号为高电平且 FIFO 中还有空间时，将输入数据存储在写入指针所指向的位置，并将写入指针加一。当读取使能信号为高电平且 FIFO 中有数据时，将读取指针所指向的数据输出，并将读取指针加一。

请注意，此代码仅为示例，可能需要根据特定应用程序的要求进行修改和调整。