帮我生成一个异步FIFO Verilog module

好的，以下是一个异步FIFO Verilog模块的例子：

module async_fifo(
    input clk,
    input rst_n,
    input wr_en,
    input rd_en,
    input [DATA_WIDTH-1:0] wr_data,
    output [DATA_WIDTH-1:0] rd_data,
    output empty,
    output full
);

parameter DATA_WIDTH = 32; // 数据宽度
parameter FIFO_DEPTH = 16; // FIFO深度

reg [DATA_WIDTH-1:0] ram [0:FIFO_DEPTH-1]; // 声明FIFO存储器
reg [4:0] write_ptr; // 写指针
reg [4:0] read_ptr; // 读指针
wire [4:0] write_ptr_next; // 下一个写指针
wire [4:0] read_ptr_next; // 下一个读指针
reg empty_reg; // 空标志位寄存器
reg full_reg; // 满标志位寄存器

assign rd_data = ram[read_ptr];

assign empty = empty_reg;
assign full = full_reg;

// 写指针逻辑
assign write_ptr_next = {wr_en, write_ptr} + 1'b1;

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        write_ptr <= 5'h0;
    end else begin
        if (wr_en && ~full_reg) begin
            write_ptr <= write_ptr_next;
        end
    end
end

// 读指针逻辑
assign read_ptr_next = {rd_en, read_ptr} + 1'b1;

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        read_ptr <= 5'h0;
    end else begin
        if (rd_en && ~empty_reg) begin
            read_ptr <= read_ptr_next;
        end
    end
end

// FIFO满空标志位逻辑
always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        empty_reg <= 1'b1;
        full_reg <= 1'b0;
    end else begin
        if (wr_en && full_reg) begin
            empty_reg <= 1'b0;
        end else if (rd_en && empty_reg) begin
            full_reg <= 1'b0;
        end else if (wr_en && ~full_reg && (write_ptr_next == read_ptr)) begin
            full_reg <= 1'b1;
        end else if (rd_en && ~empty_reg && (read_ptr_next == write_ptr)) begin
            empty_reg <= 1'b1;
        end
    end
end

// FIFO写逻辑
always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        ram[0] <= {DATA_WIDTH{1'b0}};
    end else begin
        if (wr_en && ~full_reg) begin
            ram[write_ptr] <= wr_data;
        end
    end
end

endmodule

该模块有输入和输出端口，并具有以下功能：

- 带有时钟的异步FIFO。
- 写数据时，数据被写入FIFO存储器。
- 读数据时，数据从FIFO存储器中读出。
- 支持写、读、空和满标志位。
- default：FIFO深度为16，数据宽度为32。

希望对您有所帮助。