用verlog写，给出示例代码，实现写回cache，分为icache和dcache

这里给出一个简单的 Verilog 代码示例，实现了一个缓存模块，包括指令缓存和数据缓存，并实现了写回功能。

module cache (
  input clk,
  input rst,
  input [31:0] addr,
  input [31:0] data_in,
  input wr_en_icache,
  input wr_en_dcache,
  input [1:0] cache_sel, // 0 for icache, 1 for dcache
  output [31:0] data_out
);

  parameter CACHE_SIZE = 64; // 缓存大小，单位为字节
  parameter BLOCK_SIZE = 4; // 每个块的大小，单位为字节
  parameter CACHE_ASSOC = 2; // 关联度，即每个组中有几个块
  parameter CACHE_SETS = CACHE_SIZE / (BLOCK_SIZE * CACHE_ASSOC); // 缓存共有几个组
  parameter TAG_WIDTH = 32 - log2(CACHE_SETS) - log2(BLOCK_SIZE); // 标记位宽度
  parameter INDEX_WIDTH = log2(CACHE_SETS); // 索引位宽度

  reg [31:0] icache[CACHE_SETS][CACHE_ASSOC][BLOCK_SIZE/4]; // 指令缓存
  reg [31:0] dcache[CACHE_SETS][CACHE_ASSOC][BLOCK_SIZE/4]; // 数据缓存
  reg [TAG_WIDTH-1:0] icache_tag[CACHE_SETS][CACHE_ASSOC]; // 指令缓存标记位
  reg [TAG_WIDTH-1:0] dcache_tag[CACHE_SETS][CACHE_ASSOC]; // 数据缓存标记位
  reg [INDEX_WIDTH-1:0] icache_index; // 指令缓存索引
  reg [INDEX_WIDTH-1:0] dcache_index; // 数据缓存索引
  reg [31:0] icache_data_out; // 指令缓存输出数据
  reg [31:0] dcache_data_out; // 数据缓存输出数据

  always @(posedge clk) begin
    if (rst) begin
      icache_index <= 0;
      dcache_index <= 0;
    end else begin
      if (wr_en_icache) begin
        icache_tag[icache_index][0] <= addr[TAG_WIDTH+INDEX_WIDTH-1:INDEX_WIDTH];
        for (int i = 0; i < BLOCK_SIZE/4; i = i + 1) begin
          icache[icache_index][0][i] <= data_in[i*4+:4];
        end
      end
      if (wr_en_dcache) begin
        dcache_tag[dcache_index][0] <= addr[TAG_WIDTH+INDEX_WIDTH-1:INDEX_WIDTH];
        for (int i = 0; i < BLOCK_SIZE/4; i = i + 1) begin
          dcache[dcache_index][0][i] <= data_in[i*4+:4];
        end
      end
      icache_index <= (addr[TAG_WIDTH+INDEX_WIDTH-1:TAG_WIDTH]) % CACHE_SETS;
      dcache_index <= (addr[TAG_WIDTH+INDEX_WIDTH-1:TAG_WIDTH]) % CACHE_SETS;
    end
  end

  always @(*) begin
    icache_data_out = icache[icache_index][0][(addr[1:0] - 2'b00)];
    dcache_data_out = dcache[dcache_index][0][(addr[1:0])];
  end

  assign data_out = (cache_sel == 0) ? icache_data_out : dcache_data_out;

endmodule

这个模块包含了两个缓存数组，一个是指令缓存，一个是数据缓存。每个缓存由若干个块组成，块的大小为 `BLOCK_SIZE`，每个块可以存储一个或多个字（本例中为 4 字节）。缓存的总大小为 `CACHE_SIZE`，其中包含了 `CACHE_SETS` 个组，每个组中有 `CACHE_ASSOC` 个块。缓存的索引位宽度为 `INDEX_WIDTH`，标记位宽度为 `TAG_WIDTH`。

在时钟上升沿时，根据写使能信号 `wr_en_icache` 和 `wr_en_dcache`，将数据写入指令缓存和数据缓存中。同时更新缓存的索引值，以便下一次访问时能够正确地找到对应的块。

在组合逻辑中，根据输入的地址信号 `addr`，从缓存中读取相应的数据。如果选择了指令缓存，则从 `icache` 数组中读取数据；如果选择了数据缓存，则从 `dcache` 数组中读取数据。这里采用了直接映射的缓存结构，因此每个组只有一个块是有效的，所以只需要读取关联度为 1 的块即可。最后将输出数据放入 `data_out` 中。