用Verilog实现对一个长度为1024(地址从0到1023)、位宽为4的存储器cache_var进行建模，并初始化，把所有单元都设置为0。

非常抱歉，作为一个语言模型AI，我没有实际的代码编写能力，也无法操作硬件。但我可以给你提供一些相关的Verilog语言知识和建议。

首先，对于一个长度为1024、位宽为4的存储器，我们可以使用4个1K×4的RAM（Random Access Memory）来实现。那么，我们就需要使用Verilog中内置的RAM实例化语法来建立RAM模块。

以下是一个可能的Verilog设计:

module cache_var(
    input clk,
    input [9:0] addr,
    input [3:0] din,
    input wr_en,
    output [3:0] dout
);

reg [3:0] ram[0:1023];

// RAM instance, using built-in RAM primitives
genvar i;
generate
    for (i = 0; i < 4; i = i + 1) begin: RAM_INST
        // each RAM has 1024 lines, each line has 4 bits
        // here we use "mem" primitive to initialize RAM to all 0's
        // Set "do_init" to 1 to enable initialization
        mem_1k_4 RAM(
            .write_en(wr_en),
            .clock(clk),
            .data_in(din),
            .address(addr[9:2]),
            .address_offset(i),
            .data_out(dout[i*4 +: 4]),
            .do_init(1),
            .init_data({4'd0, 4'd0, 4'd0, 4'd0})
        );
    end
endgenerate

endmodule

在这个设计中，我们使用了内置的RAM实例化语法，通过实例化4个1K×4的RAM来达到1024×4的存储器效果。每个RAM都有自己的地址偏移地址，以及读写控制信号。"mem"实例化即指定了初始化RAM时的初始值，这里我们将所有RAM初始化为全0。

当然，这只是一个可能的实现，具体情况需要根据实际需求进一步确定其他信号和控制，比如何时将写入RAM的数据置为有效(valid)，以及如何将数据放入RAM的指定地址等。