用verilog实现一个深度为16，位宽为32的双扣(一读一写)RAM

以下是一个深度为16，位宽为32的双扣RAM的Verilog实现：

module dual_port_ram(
input clk, // 时钟信号
input [3:0] addr1, // 读取端口1的地址
input [3:0] addr2, // 读取端口2的地址
input [31:0] data1, // 写入端口1的数据
input [31:0] data2, // 写入端口2的数据
input we1, // 写使能端口1
input we2, // 写使能端口2
output reg [31:0] q1, // 读取端口1的数据
output reg [31:0] q2 // 读取端口2的数据
);

reg [31:0] ram [0:15]; // 内部存储器

always @(posedge clk) begin
if (we1) ram[addr1] <= data1;
if (we2) ram[addr2] <= data2;
q1 <= ram[addr1];
q2 <= ram[addr2];
end

endmodule

该实现使用了一个16x32的内部存储器数组ram，以存储数据。在时钟上升沿触发的 always 块中，如果写使能 we1 或 we2 被设置为 1，则数据被写入到相应的地址 addr1 或 addr2 中。然后，读取端口1和读取端口2的输出 q1 和 q2 分别从内部存储器中读取 addr1 和 addr2 处的数据。