16深度8位宽的ram双端口ram实现

以下是一个16深度8位宽的双端口RAM的Verilog实现：

module dual_port_ram (
    input clk,                // 时钟信号
    input [3:0] wr_addr1,     // 写地址1
    input [3:0] rd_addr1,     // 读地址1
    input [7:0] wr_data1,     // 写数据1
    input wr_en1,             // 写使能1
    output reg [7:0] rd_data1, // 读数据1
    input [3:0] wr_addr2,     // 写地址2
    input [3:0] rd_addr2,     // 读地址2
    input [7:0] wr_data2,     // 写数据2
    input wr_en2,             // 写使能2
    output reg [7:0] rd_data2  // 读数据2
);

reg [7:0] ram [0:15]; // 16深度8位宽RAM

always @(posedge clk) begin
    if (wr_en1) begin // 写使能信号1有效
        ram[wr_addr1] <= wr_data1; // 写入数据1
    end
    rd_data1 <= ram[rd_addr1]; // 读取数据1

    if (wr_en2) begin // 写使能信号2有效
        ram[wr_addr2] <= wr_data2; // 写入数据2
    end
    rd_data2 <= ram[rd_addr2]; // 读取数据2
end

endmodule

在这个实现中，使用reg类型定义了一个16深度8位宽的RAM，即`ram`。同时，该模块包含了时钟信号`clk`、写地址1`wr_addr1`、读地址1`rd_addr1`、写数据1`wr_data1`和写使能1`wr_en1`等输入信号，以及读数据1`rd_data1`、写地址2`wr_addr2`、读地址2`rd_addr2`、写数据2`wr_data2`和写使能2`wr_en2`等输出信号。

在时钟上升沿时，根据写使能信号`wr_en1`和`wr_en2`的状态，将写数据`wr_data1`和`wr_data2`写入到RAM的指定地址`wr_addr1`和`wr_addr2`中。同时，将读地址1`rd_addr1`和读地址2`rd_addr2`指定的RAM中的数据读取出来，并分别输出到读数据1`rd_data1`和读数据2`rd_data2`中。

使用这个模块时，需要将时钟信号、写地址1、读地址1、写数据1、写使能1、读数据1、写地址2、读地址2、写数据2和写使能2等信号连接到该模块的输入端口，同时将读数据1和读数据2的端口连接到需要读取这些数据的模块的输入端口。例如：

module testbench;

reg clk;
reg [3:0] wr_addr1;
reg [3:0] rd_addr1;
reg [7:0] wr_data1;
reg wr_en1;
wire [7:0] rd_data1;
reg [3:0] wr_addr2;
reg [3:0] rd_addr2;
reg [7:0] wr_data2;
reg wr_en2;
wire [7:0] rd_data2;

dual_port_ram uut (
    .clk(clk),
    .wr_addr1(wr_addr1),
    .rd_addr1(rd_addr1),
    .wr_data1(wr_data1),
    .wr_en1(wr_en1),
    .rd_data1(rd_data1),
    .wr_addr2(wr_addr2),
    .rd_addr2(rd_addr2),
    .wr_data2(wr_data2),
    .wr_en2(wr_en2),
    .rd_data2(rd_data2)
);

initial begin
    clk = 0;
    forever #5 clk = ~clk; // 时钟信号以5个时钟周期为一个周期进行翻转
end

initial begin
    wr_addr1 = 3;
    rd_addr1 = 4;
    wr_data1 = 8'hFF;
    wr_en1 = 1;
    wr_addr2 = 7;
    rd_addr2 = 6;
    wr_data2 = 8'hAA;
    wr_en2 = 1;
    #10; // 等待10个时钟周期，等待RAM写入完成
    wr_en1 = 0;
    wr_en2 = 0;
end

endmodule

在这个测试模块中，定义了时钟信号`clk`、写地址1`wr_addr1`、读地址1`rd_addr1`、写数据1`wr_data1`和写使能1`wr_en1`等信号，并将其连接到`dual_port_ram`模块的输入端口。同时，定义了读数据1`rd_data1`、写地址2`wr_addr2`、读地址2`rd_addr2`、写数据2`wr_data2`和写使能2`wr_en2`等信号，并将其连接到需要读取这些数据的模块的输入端口。

在模块初始化时，设置了写地址1为3，读地址1为4，写数据1为0xFF，写使能1为1；写地址2为7，读地址2为6，写数据2为0xAA，写使能2为1。同时，等待了10个时钟周期，等待RAM写入完成。