简单双口ram读写位宽32bit深度2048读写同一时钟，vivado仿真实例

以下是一个简单的双口RAM读写实例，具有32位宽度和2048深度。该实例使用Vivado进行仿真。

首先，创建一个新的Vivado项目并打开Block Design视图。在设计中添加一个双口RAM IP。

接下来，配置IP以满足要求。在“Ports”标签页中，将读写端口的宽度设置为32位，并将深度设置为2048。

在“Memory”标签页中，选择“Simple Dual Port”作为RAM类型，并将读写时钟设置为相同的时钟。

在“Addresses and Initialization”标签页中，不需要进行任何更改。

在“General”标签页中，将IP的名称更改为“dual_port_ram”。

完成IP配置后，单击“Run Connection Automation”以自动连接IP。

现在，将新的IP添加到设计中并连接必要的信号。在本例中，我们需要连接读写端口的地址、数据和时钟信号。还需要添加一个使RAM在写入操作期间使能的信号。

在示例中，我们将使用两个32位的寄存器来模拟RAM。在时钟上升沿时，将写入RAM，然后在下一个时钟上升沿时从RAM读取值。这将重复2048次。

以下是完整的设计示例：

// Verilog code for dual port RAM simulation
module dual_port_ram_sim;

   // Input and output ports
   reg [31:0] addr_r, addr_w, data_w;
   wire [31:0] data_r;
   reg clk;

   // Dual port RAM instance
   dual_port_ram #(.ADDR_WIDTH(11), .DATA_WIDTH(32)) ram_inst(
      .clk(clk),
      .wea(1),
      .ena(1),
      .addra(addr_w),
      .dina(data_w),
      .addrb(addr_r),
      .doutb(data_r)
   );

   // Counter for address generation
   reg [10:0] count;

   // Clock generator
   always #5 clk = ~clk;

   // Address and data generation
   always @(posedge clk) begin
      addr_w <= count;
      data_w <= count + 1;
      count <= count + 1;
   end

   // Read and write simulation
   initial begin
      // Reset
      clk <= 0;
      count <= 0;
      addr_w <= 0;
      data_w <= 0;

      // Wait for stable signals
      #10;

      // Read and write 2048 times
      repeat (2048) begin
         // Write
         #5;
         clk <= 1;
         #5;
         clk <= 0;

         // Read
         #5;
         clk <= 1;
         #5;
         clk <= 0;

         // Verify read data
         if (data_r !== count + 1) begin
            $display("Error: Mismatch at address %d", addr_r);
            $finish;
         end
      end

      // Done
      $display("Simulation complete.");
      $finish;
   end

endmodule

在本例中，我们使用了一个计数器来生成地址和数据，并在时钟上升沿时写入RAM。然后，在下一个时钟上升沿时，我们从RAM读取数据并验证它是否正确。

请注意，此示例仅用于演示目的，并且可能需要根据您的具体要求进行修改。