用Verilog HDL语言设计一个同步 FIFO 电路，其中读、写数据位宽为8bit，深度为32。要求给出读空或写满的指示信号。

下面是一个Verilog HDL语言设计的同步FIFO电路，其中读、写数据位宽为8bit，深度为32。该电路使用双字节指针（读指针和写指针）来实现读和写操作，并使用一个计数器来跟踪FIFO中存储的数据数量。当FIFO为空时，读指针等于写指针，并且读空指示信号被置位。当FIFO已满时，写指针等于读指针并且写满指示信号被置位。

module fifo(
  input clk,            // 时钟信号
  input rst_n,          // 复位信号，低电平有效
  input we,             // 写使能信号
  input [7:0] din,      // 写数据信号
  input re,             // 读使能信号
  output reg [7:0] dout,// 读数据信号
  output reg full,      // 写满指示信号
  output reg empty      // 读空指示信号
  );
  
  parameter DEPTH = 32;  // FIFO深度
  parameter WIDTH = 8;   // 数据位宽
  
  reg [7:0] mem [0:DEPTH-1];  // 存储FIFO数据的RAM
  reg [4:0] wr_ptr;    // 写指针
  reg [4:0] rd_ptr;    // 读指针
  reg [4:0] count;     // FIFO中当前存储的数据数量
  
  always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
      wr_ptr <= 0;
      rd_ptr <= 0;
      count <= 0;
      full <= 0;
      empty <= 1;
    end
    else begin
      if(we && !full) begin     // 写操作
        mem[wr_ptr] <= din;
        wr_ptr <= wr_ptr + 1;
        count <= count + 1;
        if(wr_ptr == rd_ptr)     // FIFO已满
          full <= 1;
        empty <= 0;
      end
      else if(re && !empty) begin // 读操作
        dout <= mem[rd_ptr];
        rd_ptr <= rd_ptr + 1;
        count <= count - 1;
        if(rd_ptr == wr_ptr)      // FIFO为空
          empty <= 1;
        full <= 0;
      end
    end
  end
  
endmodule

在该Verilog HDL语言设计的FIFO电路中，读写操作都是同步的，即它们都在时钟沿到来时执行。具体实现方式如下：

- 写操作：当写使能信号we为高电平时，写入的数据被存储到RAM中，并且写指针wr_ptr递增。如果FIFO已满（即写指针wr_ptr等于读指针rd_ptr），则写满指示信号full被置位。
- 读操作：当读使能信号re为高电平时，RAM中的数据被读取出来，并且读指针rd_ptr递增。如果FIFO为空（即读指针rd_ptr等于写指针wr_ptr），则读空指示信号empty被置位。

在每个时钟周期的末尾，计数器用于更新FIFO中存储的数据数量count。如果该数量等于或超过FIFO深度，则写满指示信号full被置位。如果该数量为零，则读空指示信号empty被置位。

需要注意的是，该Verilog HDL语言设计的FIFO电路中的读写操作都是同步的，因此需要确保读写时钟信号相同并具有相同的相位。此外，还需要确保RAM存储器具有足够的带宽来支持读写操作，以确保FIFO电路的性能和可靠性。