编写一个包含IDLE、REQ、TRANS、WAIT模式的DMA，数据深度为64 的verilog

在Verilog硬件描述语言中，编写一个支持IDLE（空闲）、REQ（请求）、TRANS（传输）和WAIT（等待）模式的DMA（直接内存访问控制器）需要定义一组模块和信号，以及状态机来管理数据传输过程。这里给出一个简化版的基本架构示例：

module dma_controller (
    input wire clk,
    input wire rst_n, // 非上拉有效
    input wire [7:0] data_in, // 输入数据
    input wire addr_in, // 写入地址
    input wire req_in, // 请求信号
    output wire [7:0] data_out, // 输出数据
    output reg busy, // DMA是否忙标志
    input wire idle_out // IDLE输出信号
);

// 状态机定义
typedef enum { IDLE, REQ_RECEIVED, TRANSFER, WAIT } dma_state_t;

reg [3:0] state; // 当前状态
wire [7:0] mem_addr; // 当前传输地址

// 内部逻辑
always @(posedge clk or posedge rst_n) begin
    if (!rst_n) begin
        state <= IDLE;
        mem_addr <= 0;
        busy <= 0;
    end else if (req_in && state == IDLE) begin
        state <= REQ_RECEIVED;
        busy <= 1;
    end else if (state == REQ_RECEIVED) begin
        // 进行数据传输...
        case(state)
            REQ_RECEIVED: begin
                if (mem_addr + 8 <= 64) begin
                    mem_addr <= mem_addr + 8;
                    // 数据传输操作...
                end else begin
                    state <= WAIT;
                end
            end
            // 其他状态处理...
        endcase
    end else if (state == WAIT) begin
        // 等待结束...
        if (some_condition) begin
            state <= IDLE;
            busy <= 0;
            idle_out = ~busy; // 如果DMA空闲，则IDLE输出高电平
        end
    end
end

// 数据读取/写入部分（根据需求）
assign data_out = ...; // 根据状态和addr_in从内存读取或写入数据
endmodule