帮我用Verilog生成一个模块：该模块中有三个寄存器，当输入的值改变时，第一个寄存器打一拍后把输入赋值，第二个寄存器用于计数，当输入改变时，第二个寄存器计数到第一个寄存器第一次输入值，才把新输入的值赋值给第三个寄存器，同时当第三个寄存器的值改变，计数器会立马清零然后开始计数，如果此时输入数据还是第二次输入的值，则计数器会一直计数到第二次输入的值后清零再次计数再次清零

以下是一个Verilog模块的示例代码，实现了您描述的功能：

module ThreeRegisterModule(
  input wire clk,        // 时钟信号
  input wire reset,      // 复位信号
  input wire data_in,    // 输入数据信号
  output reg [7:0] reg1, // 第一个寄存器
  output reg [7:0] reg2, // 第二个寄存器
  output reg [7:0] reg3  // 第三个寄存器
);

  reg [7:0] prev_data_in; // 上一个输入值
  reg [7:0] count;        // 计数寄存器

  always @(posedge clk or posedge reset) begin
    if (reset) begin
      reg1 <= 8'b0;         // 复位第一个寄存器
      reg2 <= 8'b0;         // 复位第二个寄存器
      reg3 <= 8'b0;         // 复位第三个寄存器
      prev_data_in <= 8'b0; // 复位上一个输入值
      count <= 8'b0;        // 复位计数寄存器
    end else begin
      if (data_in != prev_data_in) begin
        reg1 <= data_in;   // 当输入数据发生变化时，将输入值赋给第一个寄存器
        reg2 <= 8'b0;      // 清零第二个寄存器
        count <= 8'b0;     // 清零计数寄存器
        prev_data_in <= data_in; // 更新上一个输入值为当前输入值
      end else if (count < reg1) begin
        count <= count + 1; // 输入数据不变时，计数寄存器递增
      end else begin
        reg3 <= data_in;   // 第二个寄存器计数到第一个寄存器的值时，将新输入值赋给第三个寄存器
        count <= 8'b0;     // 清零计数寄存器
      end
    end
  end

endmodule

在上述代码中，我们使用三个8位的寄存器 `reg1`、`reg2` 和 `reg3` 来实现您描述的功能。当输入数据发生变化时，我们将新的输入值赋给第一个寄存器 `reg1`，并清零第二个寄存器 `reg2` 和计数寄存器 `count`。当输入数据未发生变化时，计数寄存器 `count` 递增，直到达到第一个寄存器 `reg1` 的值。一旦计数寄存器 `count` 达到第一个寄存器 `reg1` 的值，我们将新的输入值赋给第三个寄存器 `reg3`，并清零计数寄存器。

请注意，上述代码仅提供了一个基本示例，您可能需要根据具体情况进行修改和调整。