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时间: 2024-01-16 14:04:07 浏览: 93

vivado下MIG核仿真知道手册

### vivado下MIG核仿真知道手册 #### IP-Core生成在使用Vivado进行MIG核生成时，首先需要明确所使用的FPGA芯片类型，因为不同芯片支持的MIG核配置有所不同。以下是对两种常见板卡——VC709-VX690T和EES256-VX485T——进行MIG核生成的详细介绍。 1. **VC709-VX690T** - **硬件配置**：该板卡上装有两个型号为MT8KTF51264HZ-1G9的SODIMM条，最高工作频率可达932.84MHz，峰值带宽达到14.9GB/s。 - **配置步骤**：根据需求选择配置一个或两个controller，并参考`MIG核配置-VC709`文件夹下的文档。这些文档详细解释了各种参数及其意义，例如配置文件`configuration.pdf`。 - **约束文件**：`.xdc`文件是用于指定具体管脚位置的约束文件，必须在配置阶段加载。 2. **EES256-VX485T** - **硬件配置**：这是一款定制板卡，提供三个SODIMM条插槽，用户可以根据实际需要选择不同型号的内存条。 - **配置步骤**：参考`MIG核配置-EES256`文件夹下的文档，该文档提供了不同型号内存条的具体参数，帮助用户做出合理的选择。 - **约束文件**：提供两种约束文件，分别为单个controller(`mig7-1controller.xdc`)和三个controller(`mig7-3controller.xdc`)的管脚配置信息。 #### 修改仿真文件完成MIG核的生成后，下一步是进行必要的仿真文件修改，确保能够在Vivado环境下正确运行。这些修改主要包括： 1. **文件结构** - `user_design/`文件夹包含了所有设计文件，不应对其进行任何修改。 - `example_design/`文件夹包含了所有仿真文件，需要按照下面介绍的方法进行相应的调整。 2. **关键文件修改** - **rtl/example_top.v**：在这个文件中实例化要仿真的逻辑模块。原`example_top.v`实例化了`traffic_gen`模块，用于验证MIG核是否能正常工作。一旦确认无误，可以将其替换为自己的逻辑模块以进行进一步的仿真。 - **sim/ddr3_model.v**：此文件中定义了一个名为`memory`的数组，用于模拟DDR3的访存行为。对于512bits的数据接口，需要实例化8个`ddr3_model`模块来完成模拟。具体修改点包括： - **模块实例化参数**：`parameter init_number = 0`，用于指导不同的`ddr3_model`模块加载不同的初始化数据文件。 - **初始化数据文件和地址文件**：这些文件决定了初始化数据和访问地址，需要根据实际情况进行调整。 - **初始化数据长度**：将变量`memory_used`赋值为初始化数据长度，例如，如果初始化文件包含1000行数据，则将该变量设置为1000。 - **sim/ddr3_model_parameters.vh**：这是`ddr3_model.v`的头文件，其中`MEM_BITS`参数决定了`memory`数组的最大深度，即`MEM_SIZE=(1<<MEM_BITS)`。根据仿真过程中可能用到的最大数组深度调整该参数，避免数组越界的问题。 - **sim/sim_tb_top.v**：在此文件中实例化`ddr3_model`模块时，增加了实例化参数的赋值。参考`仿真文件改动`目录下的`sim_tb_top_modified_part.v`文件进行相应的修改。 #### DDR3 Model.v 初始化 - **数据组织方式**：当MIG核的数据访存位宽不超过64bits时，通常只实例化一个`ddr3_model`模块，从初始化数据文件中读取数据完成初始化，其内部数据组织方式与初始化数据文件的内容保持一致。然而，当访存位宽超过64bits时，比如512bits，则需实例化多个`ddr3_model`模块（在这种情况下是8个）。需要注意的是，这些模块之间的数据并不是简单地拼接，而是遵循特定的数据排列方式。 - **示例说明**：以512bits为例，假设需要初始化的ddr3访存数据为从0到31的十六进制数值序列（如0x0000000100020003...001c001d001e001f），初始化文件的组织方式需要按照一定的规则进行，以确保数据能够正确地映射到各个`ddr3_model`模块中。 - **初始化数据文件**：可以参考提供的`memory_init_example.m`程序，该程序采用25位二进制地址来表示初始化地址。初始化地址的位宽取决于`ddr3_model.v`中`MAX_BITS=(BA_BITS+ROW_BITS+COL_BITS-BL_BITS)`的具体值。通过这种方式，确保了内存模型中的数据组织与实际内存的访问模式相匹配。通过以上步骤可以在Vivado环境下成功生成并配置MIG核，并对其进行全面的仿真测试，确保其功能的正确性和性能的优化。

在Vivado中设置顶层模块有两种方法。一种方法是通过在设计层次结构视图中选择待封装模块并右键点击，然后选择"Set as Top"选项。另一种方法是通过在综合选项中使用"-flatten_hierarchy"选项将层级结构设置为"full"，这将保留顶层模块并将其它模块全部变平。无论使用哪种方法，Vivado都会根据您的选择生成顶层模块。在Vivado HLS中，与gcc编译器一样，优化会合并多次的读和写操作，最终只执行一次读写操作。这也适用于RTL执行时的读写接口。请注意，您的问题中提到了"vivado top"，但是没有提供足够的上下文信息。如果您需要更具体的帮助，请提供更详细的问题或相关背景信息。

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