数字电路中，5421码转余三码和8421带输出码型控制的组合逻辑电路仿真实现，实现码型控制码C取0和1时，实现输出码分别为余3码和8421BCD

以下一个简单的基于Verilog语言的数字电路实现：

module bcd_converter(
    input wire [3:0] in,
    input wire c,
    output wire [7:0] out
);

// 5421 to BCD conversion
wire [3:0] bcd;
assign bcd[3:0] = in[3:0] > 4 ? in[3:0] + 3 : in[3:0];

// BCD to 8421 conversion
wire [7:0] bcd8421;
assign bcd8421[7] = bcd[3];
assign bcd8421[6] = bcd[2];
assign bcd8421[5] = bcd[1];
assign bcd8421[4] = bcd[0];
assign bcd8421[3] = bcd[3] & bcd[2];
assign bcd8421[2] = bcd[2] & bcd[1];
assign bcd8421[1] = bcd[1] & bcd[0];
assign bcd8421[0] = ~in[3] & ~in[2] & ~in[1] & ~in[0];

// BCD to excess-3 conversion
wire [2:0] excess3;
assign excess3[2] = bcd8421[7];
assign excess3[1] = bcd8421[6];
assign excess3[0] = bcd8421[5];
wire [3:0] excess3_out;
assign excess3_out = excess3 + 3'b001;

// Output selection based on control signal
assign out = c ? bcd8421 : excess3_out;

endmodule

该模块实现了输入信号in的5421码到8421码的转换和余三码的转换，并根据控制信号c选择输出8421BCD码或余三码。其中，5421码转BCD码的转换方法是将每一位数字加上3，如果结果大于等于10，则再加上6。8421BCD码的转换则根据码位的含义计算。余三码的转换使用了加法器，每次将上一次的余数与输入的5421码相加，再对3取余得到当前的余数。

可以使用Verilog仿真工具进行测试，并生成仿真波形观察电路的行为。