serdes的cdr原理

Serdes的CDR原理是通过使用锁相环（Phase-Locked Loop, PLL）或者延迟锁定环（Delay-Locked Loop, DLL）来实现时钟和数据恢复。CDR的目标是将输入数据与本地时钟同步，确保数据在接收端正确地解析。

在Serdes中，CDR主要分为两个部分：时钟恢复和数据恢复。时钟恢复使用PLL或DLL来生成本地时钟信号，并与输入数据进行比较以恢复时钟边沿。数据恢复则通过比较时钟边沿和输入数据的变化情况，来确定数据的高低电平。

对于FPGA内实现CDR的方法，通常使用无反馈的基于过采样的结构。这种方法适用于FPGA内部没有PLL或DLL的情况，因为FPGA内置的PLL无法直接用于CDR。基于过采样的结构通过对输入数据进行过采样，增加采样点数量，以提高时钟和数据恢复的精度和稳定性。

综上所述，Serdes的CDR原理是通过使用PLL或DLL来生成本地时钟信号，并与输入数据进行比较，以恢复时钟边沿，并使用无反馈的基于过采样的结构来实现数据恢复。<span class="em">1</span><span class="em">2</span><span class="em">3</span>
#### 引用[.reference_title]
- *1* [Serdes高速收发器和CDR技术](https://blog.csdn.net/qq_16423857/article/details/110135690)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"]
- *2* *3* [SerDes interface参考设计_CDR设计（5）](https://blog.csdn.net/cy413026/article/details/129251356)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"]
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