Verilog 数组赋值

在Verilog HDL中，数组赋值是一种非常常见的操作，用于一次性给数组的所有元素分配特定的值。有两种基本的赋值方式：

1. **连续赋值**：
使用方括号`[]`来指定数组索引，可以一次性为整个数组赋予相同的值。例如：

   reg [3:0] my_array = {4'd0, 4'b1111}; // 初始化my_array[0]=0, my_array[3]=15

或者

   integer a[5] = 8'b1010; // 全部赋值为二进制数1010

2. **循环赋值**：
当需要按照某种规律为数组赋值时，可以使用`for`或`generate`结构配合赋值语句。例如，遍历并赋值为0到9：

   integer b[10];
   for (int i = 0; i < 10; i=i+1) begin
     b[i] = i;
   end

在赋值时，记得检查索引是否在有效的范围内，避免访问越界导致错误。