能否提供一个用Quartus II编写的针对2位十进制加减法计数器的Verilog HDL设计实例代码？

在Verilog HDL中，我们可以创建一个简单的2位十进制加减计数器的设计。下面是一个基本的示例，它使用了`reg`变量来存储两个二进制位，并通过组合逻辑实现了加1和减1的功能：

module decimal_counter(
    input wire clk,          // 时钟输入
    input wire reset,         // 外部复位信号
    input wire [1:0] in_data, // 输入数据，范围从0到9
    output reg [1:0] out_data  // 输出数据
);

// 定义计数器状态机
localparam COUNTING = 2'b00, DECREASING = 2'b01;
reg [1:0] state;
reg [1:0] count;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        state <= COUNTING;
        count <= 2'b00;
    end else if (state == COUNTING) begin
        if (in_data == 2'b10) begin
            state <= DECREASING;
        end else begin
            count <= count + in_data;
            if (count == 2'b10) begin
                state <= DECREASING;
            end else begin
                state <= COUNTING;
            end
        end
    end else if (state == DECREASING) begin
        if (count == 2'b00) begin
            state <= COUNTING;
        end else begin
            count <= count - 1;
        end
    end
end

assign out_data = count;  // 将计数值直接映射到输出

endmodule

在这个例子中，当外部输入`in_data`改变并且`clk`上升沿到来时，计数器会相应地加1或减1。如果`in_data`为2（即`10`），则会切换到减1模式。