寄存器组和ram的verilog实现

下面是一个 8 位寄存器组的 Verilog 代码实现：

module reg_group(
    input clk, // 时钟信号
    input reset, // 复位信号
    input [7:0] data_in, // 输入数据信号
    output reg [7:0] data_out, // 输出数据信号
    reg [7:0] reg_array [7:0] // 8 位寄存器组
);

always @(posedge clk or negedge reset) begin
    if (reset) begin // 复位信号为低电平时，将寄存器组清零
        for (int i = 0; i < 8; i = i + 1) begin
            reg_array[i] <= 8'b0;
        end
    end else begin // 每个时钟周期，将输入数据存入指定寄存器中
        for (int i = 0; i < 8; i = i + 1) begin
            if (i == data_in[3:0]) begin
                reg_array[i] <= data_in[7:4];
            end
        end
    end
end

// 输出指定寄存器的值
assign data_out = reg_array[data_in[3:0]];

endmodule

这个寄存器组有一个时钟输入和一个复位输入。每当时钟信号出现上升沿时，输入数据就会被存储到指定的寄存器中；当复位信号为低电平时，整个寄存器组会被清零。Output 端口是一个 8 位输出端口，用于输出指定寄存器中存储的数据。在这个例子中，我们使用一个 8 行 8 列的 `reg` 数组来实现这个寄存器组。

下面是一个简单的双端口 RAM 的 Verilog 代码实现：

module dual_port_ram(
    input clk, // 时钟信号
    input [3:0] r_addr1, // 1 号读地址
    input [3:0] r_addr2, // 2 号读地址
    input [3:0] w_addr, // 写地址
    input [7:0] w_data, // 写数据
    input w_en, // 写使能信号
    input [1:0] r_en, // 读使能信号
    output reg [7:0] r_data1, // 1 号读数据
    output reg [7:0] r_data2 // 2 号读数据
);

reg [7:0] mem [15:0]; // 双端口 RAM

always @(posedge clk) begin
    if (w_en) begin // 写使能信号为高电平时，将写入数据存入指定地址的 RAM 单元中
        mem[w_addr] <= w_data;
    end
    if (r_en[0]) begin // 1 号读使能信号为高电平时，将指定地址的 RAM 单元中的数据输出到 1 号输出端口
        r_data1 <= mem[r_addr1];
    end
    if (r_en[1]) begin // 2 号读使能信号为高电平时，将指定地址的 RAM 单元中的数据输出到 2 号输出端口
        r_data2 <= mem[r_addr2];
    end
end

endmodule

这个 RAM 模块有一个时钟输入，三个地址输入，一个写数据输入，一个写使能信号输入，两个读使能信号输入，两个输出端口，并声明了一个 16 行 8 列的内部寄存器数组 `mem`。在时钟上升沿时，如果写使能信号为高电平，则将写数据存储到指定地址的 RAM 单元中；如果 1 号读使能信号为高电平，则将指定地址的 RAM 单元中的数据输出到 1 号输出端口；如果 2 号读使能信号为高电平，则将指定地址的 RAM 单元中的数据输出到 2 号输出端口。