4选1多路选择器程序代码

以下是一个基于 Verilog HDL 语言的 4选1 多路选择器的程序代码示例：

module mux4to1(input [3:0] data_in, input [1:0] sel, output reg data_out);
always @ (sel or data_in) begin
    case (sel)
        2'b00: data_out = data_in[0];
        2'b01: data_out = data_in[1];
        2'b10: data_out = data_in[2];
        2'b11: data_out = data_in[3];
        default: data_out = 1'b0;
    endcase
end
endmodule

这个 Verilog HDL 的模块实现了一个 4选1 多路选择器。输入包括一个四位二进制信号 data_in 和一个两位二进制信号 sel，输出为一个单独的数据信号 data_out。根据 sel 的值，选择器将 data_in 中的一个信号传递到输出 data_out 中。若 sel 的值不在 [0, 3] 的范围内，则输出 0。