用verilog语言写一个pwm脉冲

以下是一个基本的PWM脉冲的Verilog代码：

module pwm (
input clk, // 时钟信号
input rst, // 复位信号
input [7:0] duty_cycle, // 占空比
output reg pwm_out // PWM输出
);

reg [7:0] counter; // 计数器

always @(posedge clk or posedge rst) begin
if (rst) begin
counter <= 8'd0;
pwm_out <= 1'b0;
end else begin
counter <= counter + 1;
if (counter < duty_cycle) begin
pwm_out <= 1'b1;
end else begin
pwm_out <= 1'b0;
end
if (counter == 8'd255) begin
counter <= 8'd0;
end
end
end

endmodule

在这个代码中，计数器counter从0开始计数，并且每个时钟周期增加1。如果计数器的值小于占空比duty_cycle，则PWM输出为高电平；否则PWM输出为低电平。当计数器的值达到255时，计数器会重新从0开始计数。当复位信号rst为高电平时，计数器和PWM输出都被重置为0。