用Verilog HDL设计PWM电路，周期100微秒，占空比1：4

好的，以下是一个简单的Verilog HDL代码实现PWM电路，周期为100微秒，占空比为1:4：

module pwm (
  input clk,
  input reset,
  output reg pwm_out
);

reg [31:0] counter;
reg [31:0] cmp_value;

parameter PWM_PERIOD = 100;   // PWM周期为100微秒
parameter DUTY_CYCLE = 25;    // 占空比为1:4

always @(posedge clk) begin
  // 在每个时钟上升沿计数器加1
  if (reset) begin
    counter <= 0;
    cmp_value <= PWM_PERIOD * DUTY_CYCLE / 100;
    pwm_out <= 0;
  end
  else begin
    counter <= counter + 1;
    if (counter >= PWM_PERIOD) begin
      counter <= 0;
    end
    if (counter < cmp_value) begin
      pwm_out <= 1;
    end
    else begin
      pwm_out <= 0;
    end
  end
end

endmodule

在这个模块中，我们使用一个计数器来计时，每个时钟上升沿计数器加1。当计数器的值小于比较值时，PWM输出信号为1，否则为0。比较值的计算方式为PWM周期乘以占空比除以100。

希望这个代码可以帮助到您。如有任何问题，请随时与我联系。