用Verilog HDL设计PWM电路，周期100微秒，占空比1：4,并写出仿真文件

以下是Verilog HDL设计PWM电路，周期100微秒，占空比1：4的代码：

module pwm (
  input clk,
  input rst,
  output reg pwm_out
);

reg [3:0] count;
reg [3:0] duty_cycle;

always @(posedge clk or posedge rst) begin
  if (rst) begin
    count <= 4'd0;
    duty_cycle <= 4'd1;
    pwm_out <= 1'b0;
  end else begin
    count <= count + 1;
    if (count == 4'd25) begin
      count <= 4'd0;
      if (duty_cycle == 4'd4) begin
        duty_cycle <= 4'd1;
        pwm_out <= 1'b0;
      end else begin
        duty_cycle <= duty_cycle + 4'd1;
        pwm_out <= 1'b1;
      end
    end else begin
      if (count < duty_cycle) begin
        pwm_out <= 1'b1;
      end else begin
        pwm_out <= 1'b0;
      end
    end
  end
end

endmodule

仿真文件代码如下：

`timescale 1ns / 1ns

module pwm_tb;

reg clk;
reg rst;
wire pwm_out;

pwm dut (
  .clk(clk),
  .rst(rst),
  .pwm_out(pwm_out)
);

initial begin
  clk = 1'b0;
  forever #5 clk = ~clk;
end

initial begin
  rst = 1'b1;
  #10 rst = 1'b0;
end

endmodule

在仿真文件里，我们定义了一个时钟信号 clk 和一个复位信号 rst。我们使用 forever 循环来产生 5ns 的时钟脉冲。在仿真文件的 initial 块中，我们将 rst 信号拉高然后在 10ns 后拉低，以确保复位正确。

下面是仿真波形图，展示了 PWM 信号的周期为 100us，占空比为 1:4 的波形。