一个简单的SPI模块的Verilog代码，可以实现主设备接总线，四种时序模式可配置，地址长度和数据长度可配置，配置和SPI从设备读写数据。

好的，以下是一个简单的SPI模块的Verilog代码，实现主设备接总线，四种时序模式可配置，地址长度和数据长度可配置，配置和SPI从设备读写数据。

module spi_master (
    input clk,
    input rstn,
    input [3:0] mode, // 时序模式
    input [3:0] addr_len, // 地址长度
    input [3:0] data_len, // 数据长度
    input [addr_len-1:0] addr, // 地址
    input [data_len-1:0] data_in, // 写入数据
    output [data_len-1:0] data_out, // 读出数据
    output cs_n, // 片选信号
    output sclk, // 时钟信号
    output mosi, // 主设备输出信号
    input miso // 主设备输入信号
);

reg [3:0] state; // 状态机状态
reg [data_len-1:0] tx_data; // 发送数据
reg [data_len-1:0] rx_data; // 接收数据
reg [addr_len-1:0] tx_addr; // 发送地址
reg [3:0] bit_cnt; // 位计数器
reg [3:0] addr_cnt; // 地址计数器
reg [3:0] data_cnt; // 数据计数器
reg cs_n_reg; // 片选信号寄存器
reg sclk_reg; // 时钟信号寄存器
reg mosi_reg; // 主设备输出信号寄存器

parameter idle = 4'b0000; // 空闲状态
parameter start = 4'b0001; // 启动状态
parameter write_addr = 4'b0010; // 写地址状态
parameter write_data = 4'b0100; // 写数据状态
parameter read_data = 4'b1000; // 读数据状态

always @(posedge clk or negedge rstn) begin
    if (!rstn) begin
        state <= idle;
        tx_data <= 0;
        rx_data <= 0;
        tx_addr <= 0;
        bit_cnt <= 0;
        addr_cnt <= 0;
        data_cnt <= 0;
        cs_n_reg <= 1'b1;
        sclk_reg <= 1'b0;
        mosi_reg <= 1'b0;
    end else begin
        case (state)
            idle: begin
                if (!cs_n) begin
                    state <= start;
                    cs_n_reg <= 1'b0;
                end
            end
            start: begin
                if (mode == 4'b0000) begin // 模式0
                    sclk_reg <= 1'b0;
                    mosi_reg <= 1'b0;
                end else if (mode == 4'b0001) begin // 模式1
                    sclk_reg <= 1'b0;
                    mosi_reg <= 1'b1;
                end else if (mode == 4'b0010) begin // 模式2
                    sclk_reg <= 1'b1;
                    mosi_reg <= 1'b0;
                end else if (mode == 4'b0011) begin // 模式3
                    sclk_reg <= 1'b1;
                    mosi_reg <= 1'b1;
                end
                bit_cnt <= 0;
                addr_cnt <= 0;
                data_cnt <= 0;
                tx_addr <= addr;
                tx_data <= data_in;
                state <= write_addr;
            end
            write_addr: begin
                mosi_reg <= tx_addr[addr_cnt];
                addr_cnt <= addr_cnt + 1;
                if (addr_cnt == addr_len) begin
                    state <= write_data;
                    addr_cnt <= 0;
                end
            end
            write_data: begin
                mosi_reg <= tx_data[data_cnt];
                data_cnt <= data_cnt + 1;
                if (data_cnt == data_len) begin
                    state <= read_data;
                    data_cnt <= 0;
                end
            end
            read_data: begin
                rx_data[data_cnt] <= miso;
                mosi_reg <= 1'b0;
                data_cnt <= data_cnt + 1;
                if (data_cnt == data_len) begin
                    state <= idle;
                    data_cnt <= 0;
                    cs_n_reg <= 1'b1;
                end
            end
        endcase
    end
end

assign cs_n = cs_n_reg;
assign sclk = sclk_reg;
assign mosi = mosi_reg;
assign data_out = rx_data;

endmodule

这个模块使用了一个状态机来控制SPI通信的时序。在空闲状态下，片选信号为高电平，等待主设备启动通信。启动状态下，根据时序模式配置时钟和主设备输出信号，同时将地址和写入数据存入相应寄存器。写地址状态下，逐位地将地址发送出去，写数据状态下，逐位地将数据发送出去。读数据状态下，将从设备返回的数据逐位地接收，并在接收完后回到空闲状态，同时将片选信号拉高。

这个模块的地址长度和数据长度都是可配置的，可以通过addr_len和data_len参数进行设置。同时，也可以通过mode参数来选择四种不同的时序模式。