请用verilog实现一个乒乓buffer

以下是一个简单的乒乓buffer的Verilog代码：

module pingpong_buffer(clk, reset, data_in, data_out);

input clk, reset;
input [7:0] data_in;
output reg [7:0] data_out;

reg [7:0] buffer1, buffer2;
reg buffer_select;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        buffer1 <= 0;
        buffer2 <= 0;
        buffer_select <= 0;
    end else begin
        if (buffer_select) begin
            buffer1 <= data_in;
            data_out <= buffer2;
        end else begin
            buffer2 <= data_in;
            data_out <= buffer1;
        end
        buffer_select <= ~buffer_select;
    end
end

endmodule

该代码使用两个缓冲区和一个选择器，交替地将输入数据存储在不同的缓冲区中，并输出先前存储的数据。当每个时钟上升沿到来时，选择器会切换缓冲区，并将新数据存储在当前未使用的缓冲区中。在复位信号高电平时，所有寄存器都将被清零。