双边沿读取数据的verilog示例

以下是一个双边沿读取数据的Verilog示例代码：

module dual_edge_data_reader (
  input clk,
  input reset,
  input data_in,
  output reg data_out
);

reg data_in_prev = 1'b0;

always @(posedge clk or negedge reset) begin
  if (reset == 0) begin
    data_out <= 1'b0;
    data_in_prev <= 1'b0;
  end else if (data_in == 1'b1 && data_in_prev == 1'b0) begin
    data_out <= 1'b1;
  end else if (data_in == 1'b0 && data_in_prev == 1'b1) begin
    data_out <= 1'b0;
  end
  data_in_prev <= data_in;
end

endmodule

该模块接收时钟信号`clk`、复位信号`reset`和数据输入信号`data_in`，并输出数据输出信号`data_out`。

在时钟信号的上升沿和下降沿上，该模块会检测数据输入信号的变化，并在检测到边沿时，将数据输出信号更新为相应的值。

该模块还保存了上一个时钟周期的数据输入值，以便检测到边沿。当复位信号为低电平时，数据输出信号和上一个数据输入值都被重置为低电平。