1. 设计单周期CPU的基本模块使用verilog语言编写：PC：module pc(pc,clock,reset,npc); output [31:0] pc; input clock; input reset; input [31:0] npc; 注意：1.clock上升沿有效，reset低电平有效； 2. reset信号有效时，pc复位为0x0000_3000；采用同步复位。 IM：module im(instruction,pc); output [31:0] instruction; input [31:0] pc; reg [31:0] ins_memory[1023:0]; //4k指令存储器 说明：im模块的输入pc为32位，但指令存储器只有4kB大小，所以取指令时只取pc的低12位作为地址。 GPR：module gpr(a,b,clock,reg_write,num_write,rs,rt,data_write); output [31:0] a; output [31:0] b; input clock; input reg_write; input [4:0] rs; //读寄存器1 input [4:0] rt; //读寄存器2 input [4:0] num_write; //写寄存器 input [31:0] data_write; //写数据 reg [31:0] gp_registers[31:0]; //32个寄存器 提示：gp_registers[0] 永远等于0 ALU：module alu(c,a,b); output [31:0] c; input [31:0] a; input [31:0] b; 说明：目前只是实现 + 功能。其他功能和输入输出信号根据需要慢慢添加。 2. 按照addu指令的功能把基本模块进行连接，形成一个能执行addu指令的单周期CPU。利用实现的各个基本模块，实现一个能执行addu指令的 单周期CPU。顶层模块定义如下： module s_cycle_cpu(clock,reset); //输入 input clock; input reset; 说明：各模块的实例化命名必须按照如下规则：如pc模块实例命名为：PC。 3. 使单周期CPU支持R型指令。

下面是基本模块的verilog代码实现：

PC模块：

module pc(
  output reg [31:0] pc,
  input clock,
  input reset,
  input [31:0] npc
);

  always @(posedge clock) begin
    if(reset) begin
      pc <= 32'h00003000;
    end else begin
      pc <= npc;
    end
  end
  
endmodule

IM模块：

module im(
  output reg [31:0] instruction,
  input [31:0] pc
);

  reg [31:0] ins_memory [1023:0]; // 4k instruction memory

  // initialize instruction memory
  initial begin
    $readmemh("instructions.hex", ins_memory);
  end

  always @(*) begin
    instruction <= ins_memory[pc[11:2]];
  end

endmodule

GPR模块：

module gpr(
  output reg [31:0] a,
  output reg [31:0] b,
  input clock,
  input reg_write,
  input [4:0] rs,
  input [4:0] rt,
  input [4:0] num_write,
  input [31:0] data_write
);

  reg [31:0] gp_registers [31:0]; // 32 registers

  // initialize register 0 to 0
  initial begin
    gp_registers[0] = 32'h00000000;
  end

  always @(posedge clock) begin
    if(reg_write) begin
      if(num_write != 5'b00000) begin
        gp_registers[num_write] <= data_write;
      end
    end
    a <= gp_registers[rs];
    b <= gp_registers[rt];
  end

endmodule

ALU模块：

module alu(
  output reg [31:0] c,
  input [31:0] a,
  input [31:0] b
);

  always @(*) begin
    c <= a + b;
  end

endmodule

按照addu指令的功能把基本模块进行连接，形成能执行addu指令的单周期CPU的verilog代码实现：

module s_cycle_cpu(
  input clock,
  input reset
);

  wire [31:0] pc;
  wire [31:0] instruction;
  wire [31:0] a;
  wire [31:0] b;
  wire [31:0] alu_out;
  wire reg_write;
  wire [4:0] reg_dest;
  wire [4:0] rs;
  wire [4:0] rt;
  wire [4:0] num_write;
  wire [31:0] data_write;

  // instantiate modules
  PC PC(pc, clock, reset, pc+4);
  im IM(instruction, pc);
  gpr GPR(a, b, clock, reg_write, rs, rt, reg_dest, data_write);
  alu ALU(alu_out, a, b);

  // control signals
  assign reg_write = 1'b1;
  assign reg_dest = instruction[15:11];
  assign rs = instruction[25:21];
  assign rt = instruction[20:16];
  assign num_write = instruction[15:11];
  assign data_write = alu_out;

  always @(*) begin
    case (instruction[31:26])
      6'b000000: begin // R-type instructions
        case (instruction[5:0])
          6'b100000: begin // addu
            assign ALU.a = a;
            assign ALU.b = b;
          end
          default: begin
            assign ALU.a = 0;
            assign ALU.b = 0;
          end
        endcase
      end
      default: begin
        assign ALU.a = 0;
        assign ALU.b = 0;
      end
    endcase
  end

endmodule

注意：以上代码仅供参考，可能存在错误或者不完整之处。