用veri log写一个简易电压表的例程

好的，下面是一个用Verilog编写的简易电压表的例程。这个例程模拟了一个基本的ADC（模数转换器），将输入的模拟电压转换为数字值，并通过数码管显示出来。

module VoltageMeter(
    input wire clk,          // 时钟信号
    input wire reset,        // 复位信号
    input wire [11:0] adc_in, // 模拟输入电压 (12位)
    output reg [3:0] digit1, // 数码管显示的第一个数字
    output reg [3:0] digit2, // 数码管显示的第二个数字
    output reg [3:0] digit3  // 数码管显示的第三个数字
);

// 内部寄存器用于存储转换后的数字值
reg [11:0] digital_value;

// 简单的ADC模块，将模拟输入转换为数字输出
always @(posedge clk or posedge reset) begin
    if (reset) begin
        digital_value <= 12'd0;
    end else begin
        digital_value <= adc_in;
    end
end

// 将数字值分解为三个十进制数字
always @(posedge clk or posedge reset) begin
    if (reset) begin
        digit1 <= 4'd0;
        digit2 <= 4'd0;
        digit3 <= 4'd0;
    end else begin
        digit1 <= digital_value / 100;
        digit2 <= (digital_value % 100) / 10;
        digit3 <= digital_value % 10;
    end
end

endmodule

### 代码解释：
1. **模块定义**：`VoltageMeter`模块有三个输入端口（`clk`, `reset`, `adc_in`）和三个输出端口（`digit1`, `digit2`, `digit3`）。
2. **内部寄存器**：`digital_value`用于存储从模拟输入转换来的数字值。
3. **ADC模块**：在每个时钟上升沿或复位信号有效时，将模拟输入`adc_in`的值赋给`digital_value`。
4. **数字分解**：将`digital_value`分解成三个十进制数字，分别存储在`digit1`, `digit2`, `digit3`中。

### 使用说明：
- `clk`是时钟信号，用于驱动整个电路。
- `reset`是复位信号，当其有效时，所有寄存器清零。
- `adc_in`是模拟输入电压，假设为12位精度。
- `digit1`, `digit2`, `digit3`是数码管显示的数字，分别表示百位、十位和个位。

###