veri log 四位全加器代码

下面是一个基于 Verilog 的四位全加器的代码示例：

module full_adder(
    input a, b, cin,
    output sum, cout
);

assign sum = a ^ b ^ cin;
assign cout = (a & b) | (a & cin) | (b & cin);

endmodule

module four_bit_adder(
    input [3:0] a, b,
    input cin,
    output [3:0] sum,
    output cout
);

wire c1, c2, c3;

full_adder fa0(a[0], b[0], cin, sum[0], c1);
full_adder fa1(a[1], b[1], c1, sum[1], c2);
full_adder fa2(a[2], b[2], c2, sum[2], c3);
full_adder fa3(a[3], b[3], c3, sum[3], cout);

endmodule

这个代码中，`full_adder` 模块表示一个单独的全加器，`four_bit_adder` 模块则通过连接四个全加器来实现一个四位全加器。在 `four_bit_adder` 模块中，每个全加器的输出 `cout` 都会连接到下一个全加器的进位输入 `cin`。最后一个全加器的 `cout` 输出则作为整个四位全加器的进位输出。