单总线CPU设计(（定长指令周期3级时序)(HUST)

单总线CPU设计是一种较为简单的CPU设计方案，其特点是只有一条数据总线用于CPU内部各个模块之间的数据传输。在定长指令周期3级时序的设计中，CPU的指令周期被划分为三个时钟周期，即取指周期、译码周期和执行周期。

在取指周期中，CPU从存储器中读取下一条指令，并将其存储到指令寄存器中。在译码周期中，CPU对指令进行解码，并确定需要执行的操作和数据。在执行周期中，CPU执行指令，并将结果存储到寄存器或存储器中。

在单总线CPU设计中，由于只有一条数据总线，各个模块之间的数据传输必须按照一定的优先级进行。通常情况下，CPU的取指周期和译码周期会使用同一个总线周期，而执行周期则会使用下一个总线周期。

单总线CPU设计的优点是简单、易于实现和调试。缺点是由于只有一条数据总线，各个模块之间的数据传输会受到限制，可能会影响CPU的性能和速度。此外，单总线CPU设计还需要考虑如何解决多个模块同时请求总线的竞争问题，以及如何保证数据的正确传输和处理。