sv `include

在SystemVerilog中，`include是用来将一个文件的内容插入到另一个文件中的预处理指令。它有两种用法：package内的include文件和package外的include文件。在package内，`include通常用于将本目录下相关的文件都包含进来，比如虚拟序列文件和测试用例文件。而在package外，`include通常用于包含接口文件。当使用`include时，被包含的文件的内容会被简单地复制粘贴到包含它的文件中。因此，即使使用`include将一个文件的内容包含到package中，其中定义的类或变量仍然需要通过import语句来进行引用才能使用。
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- *1* *2* [SV中import和include的区别](https://blog.csdn.net/Andy_ICer/article/details/115679314)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item]
- *3* [sv中package和`include](https://blog.csdn.net/m0_72571331/article/details/128083089)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item]
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