基本R-S锁存器的次态真值表

### 基本R-S锁存器的次态真值表

对于基本R-S锁存器，其状态由两个输入信号S（置位）和R（复位），以及当前的状态Q决定。下表展示了基于这些输入的不同组合所得到的新状态Current Q及其反相输出Current Q'：

| S | R | Previous Q (Prev_Q) | Current Q (Next_State) | Current Q’ |
|--|------------|
| 0 | 0 | X | 不变 | 不变 |
| 0 | 1 | X | 0 | 1 |
| 1 | 0 | X | 1 | 0 |
| 1 | 1 | 非法 | 状态不确定 | 不确定 |

当S和R均为低电平时，下一个状态保持不变；如果仅R为高，则清零输出使Q=0；反之若只有S为高则设置输出令Q=1。然而，在两者同时为高的情况下会出现冲突情况，这通常被认为是非法操作[^1]。

此外，为了更好地理解这种行为，还可以参考NOR门的特性：只要任何一个输入端为“高”，那么输出就会变成“低”。因此，通过交叉耦合两个NOR门来构建RS锁存器时，上述逻辑得以实现[^2]。

module top_module (
    input wire clk,
    input wire reset_n,
    input wire set_n,
    output reg q
);
always @(posedge clk or negedge reset_n) begin : proc_q
    if (!reset_n)
        q <= 0;
    else if (!set_n)
        q <= 1;
end
assign q_bar = ~q; // Inverted output using NOT gate.
endmodule

这段Verilog代码实现了带有异步复位功能的基本SR锁存器，并将其集成到了名为`top_module`的设计中[^3]。