生成一个可以生成矩阵波，正弦波，余弦波，脉冲波的Verilog HDL代码

在Verilog HDL (Hardware Description Language) 中，我们可以编写模块来生成各种类型的信号。下面是一个简单的例子，展示了如何创建一个模块来生成矩形波、正弦波、余弦波和脉冲波。请注意，这只是一个基础示例，实际应用可能需要更复杂的数学函数和触发器来精确模拟。

module SignalGenerator (
    input wire clk,          // 主时钟信号
    output reg [7:0] sig_out, // 输出信号
    input wire select,        // 选择信号，决定输出哪种波形(0:矩形波，1:正弦波，2:余弦波，3:脉冲波)
    input wire reset           // 用于复位
);

// 矩形波
always @(posedge clk or posedge reset) begin
    if (!reset) begin
        sig_out <= 4'b0000;   // 初始状态
    end else begin
        case(select)
            0: sig_out <= {7{1'b0}};     // 产生矩形波，全为低电平
            default: sig_out <= 4'b0000;   // 其他情况保持初始状态
        endcase
    end
end

// 使用数学库产生正弦和余弦波，这里简化处理，仅作为示意
// 实际应用可能需要外部函数库如mathlib
reg [7:0] sin_phase;
reg [7:0] cos_phase;

always @(posedge clk) begin
    if (!reset) begin
        sin_phase <= 0;
        cos_phase <= 0;
    end else begin
        // 这里仅做加法模拟简单变化，实际应使用sin/cos函数
        sin_phase <= sin_phase + 1;
        cos_phase <= cos_phase + 2; // 相比于sin，cos速度加快2倍
        case(select)
            1: sig_out <= sin_phase; // 正弦波
            2: sig_out <= cos_phase; // 余弦波
            default: sig_out <= 4'b0000;
        endcase
    end
end

// 脉冲波，这里简单地将select用作上升沿触发
always @(posedge clk) begin
    if (select == 3 && !reset) begin
        sig_out <= ~sig_out;    // 当select=3时，每上升沿翻转一次
    end else if (reset) begin
        sig_out <= 4'b0000;
    end
end

endmodule