使用Verilog语言，利用8个全加器，可以构成一个8位加法器。利用循环语句来实现这项设计。再直接使用“+”符号， 使用 parameter参数传递的功能， 设计一个32位加法器。

在Verilog语言中，构建一个32位加法器通常需要将多个8位加法器级联起来，因为Verilog并不支持直接处理超过单个数据宽度的操作。我们可以先通过循环结构（如for或while循环）来模拟这种级联过程。

首先，假设我们有一个名为`full_adder`的模块，它接受两个8位输入和一个低位进位作为输入，并返回8位和、高位进位：

module full_adder(
    input [7:0] a,
    input [7:0] b,
    input carry_in,
    output reg [7:0] sum,
    output reg carry_out
);
...
endmodule

然后，我们可以创建一个函数`build_adder`，使用parameter来表示每个全加器所需的比特数：

module add_32bit (
    input [31:0] a,
    input [31:0] b,
    output reg [31:0] result,
    input wire carry_in
);

parameter ADDER_WIDTH = 8; // 全加器宽度

reg [ADDER_WIDTH-1:0] temp_sum[32/ADDER_WIDTH]; // 存储临时结果
reg carry_out;

function void build_adder;
    integer i;
    for (i = 0; i < 4; i++) { // 因为32 / 8 == 4，所以需要4个全加器
        assign temp_sum[i] = full_adder(a(i*ADDER_WIDTH), b(i*ADDER_WIDTH), carry_out);
        carry_out = temp_sum[i][7]; // 将当前加法器的进位传递给下一个
    }
    result = temp_sum[3]; // 最终结果为第四个全加器的结果
    build_adder = null; // 函数体结束
endfunction

always @(a or b) begin
    build_adder();
end

endmodule