使用Verilog进行以下设计：利用8个全加器，可以构成一个8位加法器。利用循环语句来实现这项设计。 再直接使用"+"符号使用parameter参数传递的功能，设计一个32位加法器。

在Verilog HDL中，设计一个8位加法器并使用循环语句，可以通过以下步骤完成：

module adder_8bit(
    input [7:0] a,
    input [7:0] b,
    output reg [7:0] sum
);

// 全加器模块
module full_adder (
    input [1:0] a,
    input [1:0] b,
    output reg [2:0] sum_out
);

...

endmodule

// 主体模块
reg [7:0] partial_sum;

always @(posedge clk) begin
    for (int i = 0; i < 8; i++) begin
        partial_sum[i] <= full_adder(a[i], b[i], partial_sum[i]);
    end
    sum <= partial_sum;
end

endmodule

在这个例子中，我们首先定义了一个全加器模块`full_adder`，然后在主模块`adder_8bit`中使用for循环将8个全加器连接起来形成8位加法器。

对于32位加法器的设计，我们可以利用parameter参数传递功能，但这里需要先创建一个32位的加法数组，然后通过复制和拼接的方式来模拟。由于Verilog不直接支持大数运算，这种操作通常在高级语言如SystemVerilog中通过函数或模块进行处理，但在纯Verilog中较为复杂。下面是一个简化版本的例子：

module adder_32bit(
    input [31:0] a,
    input [31:0] b,
    output reg [31:0] sum
);

parameter ADDER_COUNT = 4; // 将32位分成4组，每组8位
reg [7:0] [31:0] part_sums [0: ADDER_COUNT-1];

...
always @(posedge clk) begin
    for (int i = 0; i < ADDER_COUNT; i++) {
        part_sums[i][7:0] <= adder_8bit(a[i*8: (i+1)*8 - 1], b[i*8: (i+1)*8 - 1], part_sums[i][7:0]);
    }
    sum <= |part_sums; // 这里假设有一个合并操作符 "|" 表示按字节拼接
end

endmodule

请注意，这只是一个简化的示例，实际的32位加法器设计可能需要更复杂的逻辑结构来处理溢出和其他细节。同时，Verilog本身并不支持`+`符号用于计算，所以这里无法直接使用`+`表示。