verilog 计时器

以下是一个Verilog计时器的示例代码：

module Timer(
    input wire clk,
    input wire reset,
    input wire ena,
    output reg [3:0] hours,
    output reg [5:0] minutes,
    output reg [5:0] seconds
);

reg [3:0] hours_reg;
reg [5:0] minutes_reg;
reg [5:0] seconds_reg;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        hours_reg <= 4'b0000;
        minutes_reg <= 6'b000000;
        seconds_reg <= 6'b000000;    end else if (ena) begin
        if (seconds_reg == 6'b595959) begin
            seconds_reg <= 6'b000000;
            if (minutes_reg == 6'b5959) begin
                minutes_reg <= 6'b000000;
                if (hours_reg == 4'b1011) begin
                    hours_reg <= 4'b0000;
                end else begin
                    hours_reg <= hours_reg + 1;
                end
            end else begin
                minutes_reg <= minutes_reg + 1;
            end
        end else begin
            seconds_reg <= seconds_reg + 1;
        end
    end
end

assign hours = hours_reg;
assign minutes = minutes_reg;
assign seconds = seconds_reg;

endmodule

这个Verilog模块实现了一个计时器，使用了时钟信号（clk）、复位信号（reset）和使能信号（ena）。计时器通过每秒钟递增秒、分和小时来计时。当复位信号被触发时，计时器会将时间重置为0小时、0分、0秒重新开始计时。