反应计时器verilog

下面是一个简单的反应计时器的Verilog代码示例，它可以测量输入信号的上升沿到下降沿之间的时间：

module reaction_timer(
    input clk,
    input reset,
    input start,
    input in,
    output reg [31:0] time
);

reg [31:0] count = 0;
reg timer_running = 0;
reg start_detected = 0;

always @(posedge clk) begin
    if (reset) begin
        count <= 0;
        timer_running <= 0;
        start_detected <= 0;
    end else begin
        if (start && !timer_running) begin
            // Start the timer
            timer_running <= 1;
            start_detected <= 1;
            count <= 0;
        end else if (in && timer_running) begin
            // Increment the count if the input is high
            count <= count + 1;
        end else if (!in && timer_running) begin
            // Store the time and stop the timer if the input goes low
            time <= count;
            timer_running <= 0;
        end
    end
end

endmodule

该代码具有四个输入端口和一个输出端口：

- `clk`：时钟信号
- `reset`：复位信号
- `start`：启动计时器的信号
- `in`：输入信号
- `time`：计时器输出的时间

当 `start` 信号变为高电平时，计时器会开始计时。如果在计时期间 `in` 输入信号保持高电平，计时器将继续计数。当 `in` 输入信号变为低电平时，计时器将停止计时，并将计时结果存储在 `time` 输出端口中。