采用Verilog HDL语言设计程序，实现一个四选一数据选择器，请写出出设计代码和测试代码

以下是一个简单的四选一数据选择器的Verilog HDL代码：

module mux4to1(input [3:0] data_in,
              input [1:0] sel,
              output reg data_out);

always @(sel or data_in) begin
    case(sel)
        2'b00: data_out = data_in[0];
        2'b01: data_out = data_in[1];
        2'b10: data_out = data_in[2];
        2'b11: data_out = data_in[3];
    endcase
end

endmodule

对于测试代码，可以采用以下的测试程序来验证选择器的正确性：

module mux4to1_tb();

reg [3:0] data_in;
reg [1:0] sel;
wire data_out;

mux4to1 mux4to1_inst(.data_in(data_in), .sel(sel), .data_out(data_out));

initial begin
    // Test case 1
    data_in = 4'b0000;
    sel = 2'b00;
    #10;
    if (data_out !== 1'b0) $display("Error: Test case 1 failed");

    // Test case 2
    data_in = 4'b0000;
    sel = 2'b01;
    #10;
    if (data_out !== 1'b0) $display("Error: Test case 2 failed");

    // Test case 3
    data_in = 4'b0000;
    sel = 2'b10;
    #10;
    if (data_out !== 1'b0) $display("Error: Test case 3 failed");

    // Test case 4
    data_in = 4'b0000;
    sel = 2'b11;
    #10;
    if (data_out !== 1'b0) $display("Error: Test case 4 failed");

    // Test case 5
    data_in = 4'b0110;
    sel = 2'b00;
    #10;
    if (data_out !== 1'b0) $display("Error: Test case 5 failed");

    // Test case 6
    data_in = 4'b0110;
    sel = 2'b01;
    #10;
    if (data_out !== 1'b1) $display("Error: Test case 6 failed");

    // Test case 7
    data_in = 4'b0110;
    sel = 2'b10;
    #10;
    if (data_out !== 1'b1) $display("Error: Test case 7 failed");

    // Test case 8
    data_in = 4'b0110;
    sel = 2'b11;
    #10;
    if (data_out !== 1'b0) $display("Error: Test case 8 failed");

    $display("All test cases passed");
    $finish;
end

endmodule

该测试程序在模块中实例化了选择器，并为其提供了一系列测试用例。在每个测试用例结束后，程序会检查选择器的输出是否与预期值相同，如果不同则会打印出错误信息。如果所有测试用例都通过了，程序会输出“All test cases passed”。