请用Verilog HDL语言写出一段能使两位CD4511数码管同时动态显示的程序。要求利用译码器，数据选择器，counter模块来控制两块CD4511数码管。

在Verilog HDL语言中，编写一个能让两个CD4511数码管同时动态显示的程序涉及到几个关键部分：译码器、数据选择器和计数器。这里是一个简化版的例子，假设我们使用74LS138作为译码器，因为它的输出可以驱动多个数码管，并且使用了一个简单的同步计数器如DFF74HC161。

module cd4511_display (
    input wire clk,         // 主时钟信号
    input wire [3:0] data_in,   // 输入的数据选择
    input wire [1:0] select_a, // 数码管A的选择信号
    input wire [1:0] select_b, // 数码管B的选择信号,
    output reg [7:0] digit_a, // 数码管A的输出
    output reg [7:0] digit_b  // 数码管B的输出
);

// 译码器模块
module decoder(
    input [3:0] data_in,
    input sel,
    output reg [7:0] decoded_data
);
...
endmodule

// 数据选择器模块
module data_selector(
    input [3:0] data_in,
    input sel_a, sel_b,
    output reg [3:0] selected_data
);
...
endmodule

// 计数器模块
module counter(
    input clk,
    output reg count
);
...
endmodule

// 实例化模块
decoder dec_a(.data_in(data_in), .sel(select_a[0]), digit_a);
decoder dec_b(.data_in(data_in), .sel(select_b[0]), digit_b);

data_selector ds_a(.data_in(data_in), .sel_a(select_a[1]), .selected_data(selected_data));
data_selector ds_b(.data_in(data_in), .sel_b(select_b[1]), .selected_data(selected_data));

counter cnt(.clk(clk), .count(count));

always @(posedge clk) begin
    if (count == 15) begin
        count <= 0;   // 当计数值达到15时重置计数
    end else begin
        count <= count + 1;
    end
end

// 显示更新
always @(posedge clk or posedge select_a[0] or posedge select_b[0]) begin
    selected_data = ...; // 根据选通信号更新数据选择
    digit_a <= dec_a.decoded_data;
    digit_b <= dec_b.decoded_data;
end
endmodule