verilog中相对延时和绝对延时

Verilog中相对延时是相对于某一事件的时延，而绝对延时是相对于仿真时间的时延。

相对延时是通过在代码中使用#号来表示的，例如：

#10 clk = 1;

这样的代码表示在当前时间后的10个时间步长后，把clk信号设置为1。

绝对延时是通过在代码中使用@号来表示的，例如：

always @(posedge clk)
    #5 a = b;

这样的代码表示在clk信号的下降沿延迟5个时间步长后，执行语句a=b。

相对延时和绝对延时都可以用来控制代码中时序逻辑的执行顺序，但是相对延时更加灵活，因为它可以在任何时刻使用，而绝对延时必须在always块中使用。