Verilog 写循环

Verilog 中的循环有两种方式：for 循环和 while 循环。

1. for 循环：

for 循环的语法格式如下：

for (循环变量; 循环条件; 循环变量更新) begin
    // 循环体语句
end

示例代码：

module for_loop_example(
    input clk,
    output reg [3:0] out
);

    reg [3:0] i;
    
    always @(posedge clk) begin
        out <= 0; // 初始化输出
        
        for (i = 0; i < 4; i = i + 1) begin
            out <= out + i;
        end
    end
    
endmodule

2. while 循环：

while 循环的语法格式如下：

while (循环条件) begin
    // 循环体语句
end

示例代码：

module while_loop_example(
    input clk,
    output reg [3:0] out
);

    reg [3:0] i;
    
    always @(posedge clk) begin
        out <= 0; // 初始化输出
        
        i = 0;
        while (i < 4) begin
            out <= out + i;
            i = i + 1;
        end
    end
    
endmodule