Verilog 的循环怎么写

Verilog 不支持 C 语言中的循环语句，但可以使用 `for` 循环和 `while` 循环来实现相同的功能。下面是一个简单的例子：

使用 for 循环：

module test_for;
    reg [7:0] i;
    always @(*) begin
        for (i = 0; i < 8; i = i + 1) begin
            // 循环体
        end
    end
endmodule

使用 while 循环：

module test_while;
    reg [7:0] i;
    always @(*) begin
        i = 0;
        while (i < 8) begin
            // 循环体
            i = i + 1;
        end
    end
endmodule

需要注意的是，在 Verilog 中，循环体内不能有延时操作，因为循环体的执行次数是在编译时确定的，无法动态改变。