用FPGA写一个简易计时器

当然可以！以下是一个简易计时器的FPGA代码示例，使用Verilog语言编写，以Vivado为例：

module Timer(
  input clk,
  input reset,
  input start,
  output reg [23:0] count
);

reg [1:0] state;
parameter [1:0] IDLE = 2'b00, COUNTING = 2'b01;

always @(posedge clk or posedge reset) begin
  if (reset) begin
    state <= IDLE;
    count <= 24'b0;
  end else begin
    case (state)
      IDLE:
        if (start) begin
          state <= COUNTING;
          count <= 24'b0;
        end
      COUNTING:
        if (count == 24'd16777215) begin
          state <= IDLE;
        end else begin
          count <= count + 1;
        end
    endcase
  end
end

endmodule

在这个示例中，我们使用了一个带有24位计数器的状态机来实现计时器功能。计时器通过`clk`信号驱动，`reset`信号用于复位计时器。当`start`信号为高电平时，计时器开始计数。计数器的值存储在`count`寄存器中。

请注意，这只是一个简单的计时器示例，实际应用中可能需要更复杂的功能和显示方式。你可以根据实际需求进行调整和扩展。此外，具体的FPGA平台和工具使用可能会有所不同，你需要根据你使用的FPGA平台和开发工具进行适当的修改和配置。