写一个有使能信号的32位分支目标缓冲器的verilog代码

以下是一个基本的32位分支目标缓冲器的Verilog代码，其中包括一个使能信号：

module branch_target_buffer(
  input wire clk,
  input wire rst,
  input wire enable,
  input wire [31:0] pc_in,
  input wire [31:0] target_in,
  output reg [31:0] target_out
);

  reg [31:0] btb [1023:0];
  reg [9:0] index;
  
  always @(posedge clk) begin
    if (rst) begin
      btb <= 0;
      index <= 0;
      target_out <= 0;
    end else if (enable) begin
      index <= pc_in[9:0];
      target_out <= btb[index];
      btb[index] <= target_in;
    end
  end
  
endmodule

在这个代码中，使能信号`enable`用于控制是否将新的分支目标写入缓冲器。当`enable`信号为高电平时，`pc_in`输入用于计算缓冲器的索引，`target_in`输入用于写入缓冲器，并且将`target_out`输出设置为与索引对应的缓冲器中的值。当`enable`信号为低电平时，不执行任何操作。在每个时钟周期的上升沿，如果重置信号`rst`为高电平，则清空整个缓冲器并将索引和`target_out`输出重置为零。