verilog实现FIR滤波器

以下是一个简单的 Verilog 代码实现 FIR 滤波器的例子：

module fir_filter (
  input clk,
  input reset,
  input signed [15:0] input_sample,
  output signed [15:0] filtered_sample
);

  parameter COEFFICIENTS_SIZE = 16;
  parameter DATA_WIDTH = 16;

  reg signed [15:0] coefficients [0:COEFFICIENTS_SIZE-1];
  reg signed [15:0] delay_line [0:COEFFICIENTS_SIZE-1];
  reg signed [31:0] accumulator;

  assign filtered_sample = accumulator[15:0];

  always @(posedge clk) begin
    if (reset) begin
      for (int i = 0; i < COEFFICIENTS_SIZE; i = i + 1) begin
        coefficients[i] <= 0;
        delay_line[i] <= 0;
      end
      accumulator <= 0;
    end else begin
      // Shift delay line
      for (int i = COEFFICIENTS_SIZE-2; i >= 0; i = i - 1) begin
        delay_line[i+1] <= delay_line[i];
      end
      delay_line[0] <= input_sample;

      // Compute filtered sample
      accumulator <= 0;
      for (int i = 0; i < COEFFICIENTS_SIZE; i = i + 1) begin
        accumulator <= accumulator + coefficients[i] * delay_line[i];
      end
    end
  end

endmodule

该代码中，`fir_filter` 模块接收时钟信号 `clk`、复位信号 `reset`、输入采样 `input_sample`，并输出滤波后的采样 `filtered_sample`。滤波器系数的数量和数据宽度可以通过 `COEFFICIENTS_SIZE` 和 `DATA_WIDTH` 进行配置。

在模块中，有一个 `coefficients` 数组用于存储滤波器的系数，一个 `delay_line` 数组用于存储前几个采样值，以及一个 `accumulator` 寄存器用于计算滤波后的采样值。

在时钟上升沿触发的 `always` 代码块中，如果复位信号 `reset` 为高电平，则将所有数组和寄存器清零；否则，将采样值 `input_sample` 存储到延迟线 `delay_line` 的第一个位置，并通过系数和延迟线计算滤波后的采样值。最后，将计算结果存储到 `accumulator` 寄存器中，并将低位 16 位输出到 `filtered_sample`。

需要注意的是，该代码中使用了 Verilog 的 `for` 循环和数组操作，需要使用支持 SystemVerilog 的编译器进行编译。